Telset.id – Synopsys mengumumkan hasil silikon untuk test chip PCIe 6.0 3D pertama di dunia, sebuah terobosan yang memungkinkan konektivitas高速 hingga 128 GB/s dalam kemasan bertumpuk. Chip 5nm ini dibangun dengan teknologi face-to-face stacked package dan menggunakan sinyal PAM4 untuk mencapai kecepatan 64 GT/s per lane, membuka jalan bagi desain chip 3D yang lebih efisien di masa depan.
Capaian ini menjadi tonggak penting karena sebelumnya PHY PCIe 6.0 hanya bisa diimplementasikan pada desain 2D konvensional. Synopsys berhasil memodifikasi desain 2D yang sudah ada dengan menambahkan through-silicon vias (TSV) dan melakukan desain ulang sirkuit serta signoff menggunakan process design kit (PDK) 3D. Hasilnya, receiver eyes pada chip ini berhasil melewati persyaratan bit error rate standar PCIe 6.0.
Tantangan Desain Chip 3D
Pada chip monolitik konvensional, PHY PCIe ditempatkan di perimeter die, tepat di samping koneksi I/O paket. Posisi ini menjaga jarak trace ke substrat tetap pendek sehingga atenuasi dan refleksi sinyal tetap terkendali. Paket 2.5D mempertahankan tata letak ini dengan menempatkan PHY di sepanjang tepi luar chiplets.
Namun, face-to-face hybrid bonding menghilangkan opsi tersebut. Die bagian bawah dibalik sehingga redistribution layer-nya bertemu dengan redistribution layer die logika di atasnya. Akibatnya, PHY PCIe justru menghadap menjauh dari substrat yang harus mereka capai. Sinyal harus melakukan perjalanan turun melalui vias yang dipotong ke dalam silikon.
Setiap TSV melewati silikon aktif dan membutuhkan buffer di sekelilingnya, sehingga vias tidak bisa ditempatkan sembarangan di mana PHY berada. Manmeet Walia, executive director of product management di Synopsys, menjelaskan kepada Electronic Design bahwa routing harus naik ke salah satu lapisan logam atas dan berbalik arah sebelum turun kembali.
Walia juga mengungkapkan bahwa aturan electromigration dan tata letak berubah secara substansial dalam desain 3D. Jumlah via menjadi tradeoff antara bandwidth dan risiko sinyal saling mengganggu. Selain itu, logika pelanggan yang berada di atas jalur PHY menuju substrat menjadi tantangan tersendiri yang harus diselesaikan secara iteratif, desain demi desain.
Keunggulan PAM4 Signaling
Penggunaan PAM4 signaling menjadi kunci performa test chip ini. PAM4 mengemas dua bit ke dalam setiap simbol, berbeda dengan NRZ signaling yang digunakan pada PCIe 5.0. Namun, PAM4 juga menyisakan lebih sedikit ruang untuk kesalahan dibandingkan NRZ.
Dengan delapan lane yang masing-masing berjalan pada 64 GT/s, total bandwidth mencapai 128 GB/s. Ini merupakan peningkatan signifikan dibandingkan generasi sebelumnya dan menjawab kebutuhan bandwidth yang terus meningkat untuk aplikasi data center dan komputasi berperforma tinggi.
Baca Juga:
Pendekatan Alternatif dari Fujitsu
Menariknya, tidak semua perusahaan mengambil pendekatan yang sama. Fujitsu justru memilih strategi berbeda untuk prosesor Monaka mereka. Fujitsu menumpuk empat compute chiplets N2 yang membawa 144 inti Armv9 secara face-to-face pada SRAM chiplets N5 menggunakan hybrid copper bonding.
Berbeda dengan Synopsys, Fujitsu menempatkan memory controllers dan PHY untuk 12 saluran DDR5 pada die I/O terpisah yang relatif besar, bukan di dalam stack yang terikat. Pendekatan ini menunjukkan bahwa ada berbagai cara untuk mengatasi tantangan desain 3D, masing-masing dengan tradeoff yang berbeda.
Masa Depan PCIe dan Paket 3.5D
Walia mengungkapkan bahwa pergeseran lebih lanjut akan datang dengan paket 3.5D. Dalam arsitektur ini, PHY PCIe akan dilepas sepenuhnya dari die bawah dan diganti dengan UCIe. PHY kemudian dipindahkan ke side chiplet pada interposer yang berfungsi sebagai hub multi-protokol untuk Ethernet, PCIe, dan CXL.
Namun, Synopsys belum memberikan tanggal pasti kapan teknologi 3.5D ini akan tersedia. Blog perusahaan hanya menyebutkan bahwa pelanggan kelas atas sedang mengevaluasi teknologi proses kelas angstrom untuk die atas dalam stack mereka.
Sementara itu, evolusi standar PCIe terus berlanjut. Generasi PCIe hadir dengan interval sekitar lima hingga tujuh tahun untuk sebagian besar masa pakainya, namun kini dirilis sekitar setiap dua tahun. Spesifikasi Gen 8 dijadwalkan hadir pada 2028 dengan kecepatan 256 GT/s per lane.
Perkembangan ini menegaskan bahwa industri semikonduktor terus mendorong batas kemampuan desain chip. Keberhasilan Synopsys dengan test chip PCIe 6.0 3D ini menjadi fondasi penting bagi adopsi teknologi pengemasan 3D yang lebih luas, terutama untuk aplikasi yang membutuhkan bandwidth tinggi seperti AI, komputasi data center, dan jaringan.
Implikasi bagi Industri
Keberhasilan Synopsys membuktikan bahwa desain PHY berkecepatan tinggi dapat diimplementasikan dalam arsitektur 3D, meskipun dengan kompleksitas yang jauh lebih tinggi. Ini membuka peluang bagi desainer chip untuk memanfaatkan keuntungan pengemasan 3D seperti pengurangan footprint dan peningkatan kepadatan, tanpa harus mengorbankan performa I/O.
Tantangan yang diidentifikasi Synopsys, seperti penempatan TSV dan interferensi sinyal, akan menjadi area riset penting bagi industri. Solusi yang dikembangkan untuk mengatasi tantangan ini kemungkinan akan menjadi standar praktik terbaik untuk desain 3D di masa depan.
Dengan roadmap PCIe yang terus berakselerasi, kemampuan untuk mengimplementasikan PHY dalam arsitektur 3D akan semakin krusial. Test chip ini menjadi langkah awal yang signifikan dalam perjalanan menuju era komputasi 3D yang lebih matang.
Komentar
Belum ada komentar.